автор: Антон Шилов
Но будет ли когда-нибудь продукция, созданная на её основе, запущена в массовое производство?
На этой неделе Intel Foundry выпустила рекламный документ , подробно описывающий передовые решения компании в области фронтенда и бэкенда для приложений искусственного интеллекта и высокопроизводительных вычислений, а также представила свой «тестовый образец чипа для ИИ», демонстрирующий текущие возможности компании в области корпусирования. И эти возможности действительно впечатляют: компания демонстрирует систему в корпусе (SiP) размером с 8 фотошаблонов, включающую четыре логических блока, 12 стеков HBM4-класса и два блока ввода-вывода. Что еще важнее, в отличие от масштабной концепции с 16 логическими блоками и 24 стеками HBM5, представленной компанией в прошлом месяце , эта модель действительно пригодна для производства уже сегодня.
Прежде всего, необходимо отметить, что Intel Foundry демонстрирует не работающий ускоритель ИИ, а скорее «тестовый образец чипа ИИ», показывающий, как можно физически создавать (или, скорее, собирать) будущие процессоры для ИИ и высокопроизводительных вычислений. В значительной степени компания демонстрирует весь свой метод конструирования, который объединяет большие вычислительные блоки, стеки высокоскоростной памяти, сверхбыстрые межчиповые соединения и новый класс систем питания в одном технологичном корпусе. Этот корпус значительно отличается от того, что предлагает сегодня TSMC (подробнее об этом позже). Вкратце, концепция показывает, что процессоры ИИ следующего поколения для тяжелых условий эксплуатации представляют собой многочиповые конструкции, и Intel Foundry может их производить.
В основе этой платформы лежат четыре больших логических блока, предположительно построенных по технологическому процессу Intel 18A (следовательно, с транзисторами RibbonFET с круговым расположением затвора и питанием PowerVia с обратной стороны), которые окружены стеками памяти класса HBM4 и блоками ввода-вывода и, предположительно, соединены мостами EMIB-T 2.5D, встроенными непосредственно в подложку корпуса. Intel использует EMIB-T, который добавляет сквозные кремниевые переходные отверстия внутри мостов, чтобы питание и сигналы могли проходить как вертикально, так и горизонтально, для максимизации плотности межсоединений и подачи питания. Логически платформа предназначена для межкристальных интерфейсов UCIe, работающих на скорости 32 ГТ/с и выше, которые, по-видимому, также используются для подключения стеков C-HBM4E.
Тестовый образец также демонстрирует переход Intel к вертикальной интеграции. В планах компании — использование технологического процесса Intel 18A-PT, разработанного специально для чиплетов, в которых поверх расположены другие логические кристаллы или память, и поэтому они должны обеспечивать подачу питания с обратной стороны, сквозные межсоединения (TSV) и гибридное соединение. В случае «тестового образца чипа для ИИ» базовые кристаллы 18A-PT располагаются под вычислительными кристаллами 18A/18A-P и либо выступают в качестве больших кэшей, либо выполняют дополнительную работу. Для вертикального соединения чиплетов Intel использует семейство технологий Foveros — Foveros 2.5D, Foveros-R и Foveros Direct 3D — для обеспечения тонкого шага медных соединений между активными кристаллами. Вместе с мостами EMIB эти методы позволяют Intel создавать гибридную латерально-вертикальную сборку, которую компания позиционирует как альтернативу большим кремниевым интерпозерам с более высоким коэффициентом использования пластины и выходом годных изделий.
Для многочиповых ускорителей ИИ и высокопроизводительных вычислений основным конструктивным ограничением является питание. В связи с этим платформа Intel должна объединять все новейшие инновации Intel в области питания, включая PowerVia, встроенные конденсаторы Omni MIM, развязку на уровне моста в EMIB-T, конденсаторы eDTC и eMIM-T на базовом кристалле, а также встроенные индукторы CoaxMIL для поддержки полуинтегрированных регуляторов напряжения (IVR), расположенных под каждым стеком и под самим корпусом (в отличие от IVR в случае CoWoS-L от TSMC, которые являются частью интерпозера). Эта многоуровневая сеть предназначена для поддержки быстрых колебаний тока в рабочих нагрузках генеративного ИИ без обрушения запаса напряжения и обеспечения максимального чистого питания при необходимости.
Демонстрация «тестового автомобиля для чипов ИИ» — это способ для Intel привлечь клиентов. Однако пока неясно, будет ли акселератор ИИ под кодовым названием Jaguar Shores, запуск которого запланирован на 2027 год, использовать архитектуру, которую Intel демонстрирует сегодня.